翅片的数量可以根据需要进行调整
(三门会议原图)
传统的平面晶体管沟道位于栅电极下方，沟道为平面2D结构，平行于衬底，沟道的导通由单个栅电极控制。而三栅极垂直晶体管的沟道位置位于垂直于衬底的鳍中，并且沟道所在的鳍的外围被来自三个方向的三个栅极包围。此外，通过并联多个鳍片以增加晶体管的总电流，可以改善管的性能。根据我自己的说法，与32nm平面器件相比，22nm三栅管在相同性能的情况下，功耗可以降低50%以上，而在相同功耗的情况下，性能可以提高37%左右。
虽然不愿意过早披露22nm三栅工艺的更多技术和制造细节，但高管们已经承认，22nm三栅技术的制造成本比32nm技术高2-3%左右，这主要是由于刻蚀/沉积技术的复杂性造成的——这主要是因为22nm三栅晶体管的制造仍然采用浸没光刻双成像(193i DP)方法，因此需要采用更复杂的技术手段。然而， 一些分析家认为，这部分成本的增加应该由晶体管密度的增加所引起的成本降低来补偿。
Gartner分析师DeanFreeman强调，22nm三栅工艺的实现在三个方面有比较高的要求，一是光刻技术，二是控制鳍侧壁离子注入的掺杂均匀性(我们之前的文章已经详细说明)，三是控制鳍边缘的粗糙度。
英特尔在2006年展示的由HKMG工艺制造的三栅极晶体管的纵切图
英特尔在2007年展示的HKMG工艺制造的三栅极晶体管的图形网格部分
LinleyGroup分析师TomHalfhill进一步将这些工艺的技术要求细化为四个方面：第一，需要通过刻蚀较厚的硅层来获得垂直鳍；第二，确保鳍片尺寸的均匀性需要更高的蚀刻技术；第三，在鳍片的三面沉积栅极金属材料(122纳米三栅工艺采用HKMG栅，仍采用栅拉工艺)；第四，为了确保过程控制，有更严格的测试和验证过程。在22纳米三栅晶体管中，鳍和金属栅的厚度和宽度会影响晶体管的性能。最后，根据电路设计的要求，需要能够灵活控制鳍的尺寸，以优化一些电路的性能、延迟参数和功耗。
Chipworks的DickJames强调，三栅工艺需要采用新的电路设计和版图准则，所以不太可能采用平面晶体管结构的三栅SRAM逻辑电路的混合工艺(其实这一点已经被之前的报道所证实)。
此外，弗里曼还评论说，在EUV申请之前启动三网融合进程可以避免同时启动EUV和三网融合技术带来的麻烦。
在其他原文中，我们之前的文章已经介绍了三网格和FDSOI的成本比较、英特尔在启用三网格/HKMG技术方面领先行业其他竞争对手的程度，以及22纳米三网格技术在Atom等移动产品中的推广，或者其中一些只是老生常谈，因此在此不再发表。如果有兴趣详细阅读全文，可以点击此链接。
CNBeta编译
原文：
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